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    本實施型態之電阻變化記憶體，係具備：第1配線；及設置於第1配線之上方，且與第1配線交叉之第2配線；及設置於第2配線之上方，且與第2配線交叉之第3配線；及設置於和第1配線與第2配線之交叉區域之第1電阻變化元件，且具有：設置於第1配線上之第1電阻變化層、及設置於第1電阻變化層上，並貫穿第2配線之同時，與第2配線連接，且包含金屬原子之離子源電極之第1電阻變化元件；及設置於第2配線與第3配線之交叉區域之第2電阻變化元件，且具有設置於離子源電極上之第2電阻變化層之第2電阻變化元件。
    公开号:TW201308701A
    申请号:TW101108451
    申请日:2012-03-13
    公开日:2013-02-16
    发明作者:Hirohisa Kawasaki
    申请人:Toshiba Kk；
    IPC主号:H01L45-00
    专利说明:
    電阻變化記憶體及其之製造方法
    本發明之實施型態，係關於電阻變化記憶體及其之製造方法。
    電阻變化記憶體係將以2個電極夾住電阻變化層之2端子的電阻變化元件當成記憶元件之記憶體。於此電阻變化記憶體中，係利用依據施加於電極間之電壓的履歷，電阻變化層在高電阻狀態與低電阻狀態之間可逆地變化，來進行資訊之寫入與抹除。由於即使切斷2電極間之電壓，電阻變化層之電阻狀態被保持，電阻變化記憶體係非揮發性記憶體之一種。
    電阻變化元件依據電阻變化層及電極的種類，被分類為幾種的種類。例如，有利用躍遷金屬氧化物之氧欠缺之移動的氧化還原型電阻變化元件，及利用電阻變化層之內部的金屬等之離子的移動之離子傳導型電阻變化元件等。
    離子傳導型電阻變化元件可以利用矽CMOS製程與比較親和性高的材料，作為下一世代之半導體記憶元件而受到注目。例如，為所知悉的有，於高濃度摻雜矽基板上形成非晶質矽薄膜作為電阻變化層，於此電阻變化層上形成具有可以在電阻變化層中移動之金屬離子源之離子源電極之電阻變化元件。
    依據本實施型態之電阻變化記憶體，其特徵為具備：第1配線；及設置於前述第1配線之上方，且與前述第1配線交叉之第2配線；及設置於前述第2配線之上方，且與前述第2配線交叉之第3配線；及設置於和前述第1配線與前述第2配線之交叉區域之第1電阻變化元件，且具有：設置於前述第1配線上之第1電阻變化層、及設置於前述第1電阻變化層上，並貫穿前述第2配線之同時，與前述第2配線連接，且包含金屬原子之離子源電極之第1電阻變化元件；及設置於前述第2配線與前述第3配線之交叉區域之第2電阻變化元件，且具有設置於前述離子源電極上之第2電阻變化層之第2電阻變化元件。
    依據本實施型態，可以防止構成離子源電極之金屬的凝集。
    首先，說明在到達本發明之過程中，發明者們發現之課題。
    作為離子源電極，係使用Ag、Ni、Co等之金屬。其中，Ag從整流性及動作電壓之觀點而言，為最有效之離子源電極材料而受到矚目。
    但是，於包含Ag之此等金屬中，在考慮實際的製造時，存在幾個問題點。 1.　難加工性：
    於離子源電極之圖案化，雖使用RIE(Reactive Ion Etching：反應性離子蝕刻)，但此等金屬之蒸汽壓低，加工時，並非利用反應性，需要將高能量離子照射於此等金屬，藉由將離子所具有之運動量賦予金屬原子，機械性地來進行金屬之蝕刻。 2.　Ag之凝集：
    為了迴避1所示之問題，需要盡可能地使用薄膜之金屬電極。但是，Ag之薄膜具有因原子之移動而凝集之性質，薄膜之形成有其困難。在我等之實驗中，例如在20nm以下之薄膜中，型態也不好，另外，在更薄的薄膜之情形，確認到因凝集而成為球狀。 3.　順向構造及逆向構造
    在交點型之電阻變化記憶體中，為了提高集成度，具有在上下之記憶體單元中，金屬配線被共有之構造。因此，在形成於某著眼之金屬配線之下之第1記憶體單元，和形成於其上之第2記憶體單元之間，其層積順序對於上述金屬配線，需要成為面對稱。例如，作為第1記憶體單元，具有成為順向構造之於電阻變化層上形成有離子源電極之順向構造，於第2記憶體單元中，成為具有於離子源電極上形成有電阻變化層之逆向構造。從圖案化之觀點，於將順向構造及逆向構造成對之層積構造予以圖案化之情形，於順向構造與逆向構造中，需要個別各一次地進行難度高之Ag(離子源電極)之RIE。另外，從凝集的觀點，於逆向構造之記憶體單元中，成為堆積Ag層(離子電極)後，形成非晶質層(電阻變化層)，依據該製程中之熱履歷，有Ag之凝集被加速之虞。
    以下，參照圖面說明實施型態。 (第1實施型態)
    參照第1圖至第2圖說明依據第1實施型態之電阻變化記憶體。第1圖係表示第1實施型態之電阻變化記憶體之剖面圖，第2圖係表示在第1圖所示之切斷面A-A予以切斷之剖面圖。
    此第1實施型態之電阻變化記憶體，為交點型電阻變化記憶體，係於第1配線100a及與此第1配線100a交叉之第2配線200之間，設置有第1記憶體單元(電阻變化元件)10，於第2配線200及與此第2配線200交叉之第3配線100b之間，設置有第2記憶體單元(電阻變化元件)20之構造。另外，於第1實施型態中，第3配線100b係於第1配線100a之上方設置為和第1配線100a平行。另外，第1配線100a係上面露出地設置於絕緣膜2。
    第1記憶體10係設置於第1配線100a與第2配線200之交叉區域，具備：例如設置於第1配線100a上，例如摻雜有N型雜質之多晶矽層12、及設置於此多晶矽層12上，例如由SiN所形成之絕緣層14、及設置於此絕緣層14上，由非晶質矽所形成之電阻變化層16、及設置於此電阻變化層16上，例如由Ag所形成之離子源電極18。另外，於第1配線100a與多晶矽層12之間設置阻障金屬層11亦可。而且，離子源電極18係貫穿由和成為離子源之金屬不同種類的金屬所形成之第2配線200，同時連接於第2配線200而設置。於此第1記憶體10中，於多晶矽層12及電阻變化層16之側面，例如設置有由膜厚1.5nm之SiN所形成之襯墊17。且此襯墊17也可以設置於絕緣膜2之上面。另外，於第1記憶體10之側部設置例如由SiO2所形成之層間絕緣膜19。
    另一方面，第2記憶體單元20係設置於第2配線200與第1配線100a之交叉區域，具備：例如由Ag所形成之離子源電極18、及設置於此離子源電極18上，且由非晶質矽所形成之電阻變化層26、及設置於此電阻變化層26上，例如由SiN所形成之絕緣層24、及設置於此絕緣層24上，例如摻雜有N型之雜質之多晶矽層22。即第1記憶體10與第2記憶體單元20係共有離子源電極18。另外，於多晶矽層22上設置有第3配線100b。即第2記憶體單元20係以離子源電極18、電阻變化層26、絕緣層24、多晶矽層22以及第3配線100b之順序被層積，第1記憶體10係以配線100a、多晶矽層12、絕緣層14、電阻變化層16及離子源電極18之順序被層積，第1記憶體10與第2記憶體單元20其構成之層之層積構造係為逆向。於此第2記憶體單元20中，於電阻變化層26及多晶矽層22之側面，設置有例如由膜厚1.5nm之SiN所形成之襯墊27。此襯墊27也設置於第3配線100b之側部的一部份。另外，於第2記憶體單元20之側部，設置例如由SiO2所形成之層間絕緣膜29。
    於如此構成之第1實施型態之電阻變化記憶體中，係以將第1配線100a予以接地，對於第1配線100a，於第2配線200施加正電壓時，Ag離子由離子源電極18被放出，此Ag離子朝第1配線100a移動，於電阻變化層16中，由Ag離子所形成之燈絲到達絕緣層14之方式所形成。藉此燈絲，第1配線100a與第2配線200介由第1記憶體10而電性地導通，第1記憶體10成為低電阻狀態(以下，也稱為設定狀態)。另外，同樣地，以將第3配線100b予以接地，對於第3配線100b，於第2配線200施加正電壓時，於電阻變化層26中，由Ag離子所形成之燈絲到達絕緣層24之方式所形成，藉由此燈絲，第3配線100b與第2配線200介由第2記憶體單元20而電性地導通，第2記憶體單元20成為低電阻狀態(設定狀態)。作為一例，Ag離子藉由絕緣層14及24，有移動停止之情形。此時，第1記憶體10之絕緣層14及第2記憶體單元20之絕緣層24，需要設定為電荷載子可以穿隧之膜厚，例如數nm之膜厚。另外，作為另外之一例，藉由所施加之電場與絕緣層14及絕緣層24之膜厚，也有Ag離子部分或全部侵入絕緣層14或絕緣層24中之內部之情形。在此情形，比起前述之例子，可使記憶體單源之電阻更低。如此，絕緣層14或絕緣層24之膜厚，係和施加的電壓一同地，為控制記憶體單源之電阻值之參數之一。此外，絕緣層14及絕緣層24也擔負防止成為電阻變化層之非晶質矽和添加有雜質之多晶矽之直接接合，且防止非晶質矽之多結晶化(結晶粗大化)及多晶矽中之雜質對非晶質Si層之擴散所導致的電阻變化層之低電阻化之任務。
    在第1記憶體10為設定狀態時，對第1配線100a施加正電壓，且將第2配線200予以接地時，構成燈絲之Ag原子的一部份離子化，朝離子源電極18之方向移動，連接電極間之燈絲成為不連續，第1記憶體10朝高電阻狀態(以下，也稱為重置狀態)轉變。同樣地，第2記憶體單元20為設定狀態時，對第3配線100b施加正電壓，且將第2配線200予以接地時，第2記憶體單元20轉變為重置狀態。
    於如此構成之第1實施型態之電阻變化記憶體中，第1記憶體10與第2記憶體單元20係貫穿第2配線200，且具有共有連接於第2配線之離子源電極18之構造，變成可以使離子源電極18之膜厚變厚，可以防止構成離子源電極之金屬的凝集。
    另外，於上述說明中，多晶矽層12、22雖為N型多晶矽層，但也可以是P型多晶矽層。另外，也可以是W(鎢)或Ti(鈦)等之不易離子化的金屬。
    另外，如依據第3圖所示之第1變形例之電阻變化記憶體般，也可以捨棄多晶矽層12、22，使電阻變化層16、26或絕緣層14、24直接連接第1配線100a或第3配線100b。在此情形，第1及第2記憶體10、20之高度變低，圖案化後述之層積構造時之工程變得容易。
    另外，電阻變化層16雖係非晶質矽，但也可以是：矽氧化物、矽氮氧化物、鉿氧化物、鋁氧化物等之金屬氧化物。
    接著，參照第4(a)圖至第8(b)圖說明第1實施型態之電阻變化記憶體之製造方法。
    首先，如第4(a)圖所示般，於絕緣膜2形成第1配線用溝，於此溝以CVD(Chemical Vapor Deposition：化學氣相沉積)法等堆積第1配線材料，例如W(鎢)，之後，藉由CMP等之平坦化技術，利用填埋形成第1配線100a。接著，以覆蓋第1配線100a之方式，依序層積例如摻雜有N型雜質之多晶矽層12、SiN層14、非晶質矽層16及SiN層50，形成層積膜。另外，於第1配線100a與多晶矽層12之間也可以設置阻障金屬層11。而且，利用周知的微影法技術將此層積膜予以圖案化，於第1配線100a上形成由：多晶矽層12、SiN層14、非晶質矽層16及SiN層50所形成之層積構造。之後，例如使用ALD(Atomic Layer Deposition：原子層沉積)法，於層積構造之側面形成由SiN所形成之襯墊17。SiN層17也可以形成於絕緣膜2之上面。接著，利用例如CVD法，以覆蓋上述層積構造之方式，例如堆積SiO2，形成層間絕緣膜19。之後，使用CMP(Chemical Mechanical Polishing：化學機械研磨法)將此層間絕緣膜19予以平坦化，使上述層積構造的上面，即SiN層50的上面露出(第4(a)圖)。
    接著，如第4(b)圖所示般，藉由蝕刻去除層間絕緣膜19的一部份，以其上面垂比非晶質矽層16的上面還上方的位置之方式，使SiN層50之上部露出。
    接著，如第5(a)圖所示般，利用CVD法將成為第2配線200之W予以堆積，利用CMP法予以平坦化，使襯墊17及SiN層50之上面露出。接著，將W層予以圖案化，以SiN層50及襯墊17貫穿被圖案化之W層之方式形成第2配線200。之後，藉由濕蝕刻等去除SiN層50。如此一來，如第5(b)圖所示般，在SiN層50存在之處形成有開口52。此時，襯墊17也是SiN之故，SiN層50之側部的襯墊17也被去除。但是，非晶質矽層16之側部的襯墊17殘留。另外，也有依據蝕刻時間，非晶質矽層16的側部之襯墊17的一部份被去除的情形。在此情形，被去除的部分成為空隙。例如，如第6圖所示第1實施型態之第2變形例般，於形成第2配線200後，非晶質矽層16的側部之一部份成為空隙17a。
    接著，如第7(a)圖所示般，以填埋開口52之方式，堆積離子源電極材料之Ag層18。Ag層18也可以形成於第2配線200上。之後，使用CMP、RIE或濕蝕刻，去除第2配線200上之Ag層18，使得Ag層18被填埋於開口52內(第7(b)圖)。
    接著，如第8(a)圖所示般，以覆蓋被填埋於開口52之Ag層18及第2配線200之方式，依序將非晶質矽層26、SiN層24、例如摻雜有N型雜質之多晶矽層22、及成為第3配線100b之W層予以形成，形成層積膜。之後，利用周知的微影法技術將此層積膜予以圖案化，於Ag層18上形成由非晶質矽層26、SiN層24、多晶矽層22及W層100b所形成的層積構造(第8(b)圖)。
    接著，於此層積構造的側面例如形成由SiN所形成之襯墊27(第1圖)。之後，例如使用CVD法堆積由SiO2所形成之層間絕緣膜29，利用CMP將此層間絕緣膜29予以平坦化，完成第1實施型態之電阻變化記憶體。
    另外，於上述製造方法中，形成第1記憶體10及第2記憶體單元20之層積構造時之離子源電極18之蝕刻為一次。於以往構造中，蝕刻需要2次，即在順像構造之第1記憶體單元，要一次，在成為逆向構造之第2記憶體單元，要一次，共2次之蝕刻，相對於此，可以減少所需要之工程。另外，即使堆積由Ag所形成之離子源電極18後，再來形成第2記憶體單元之非晶質矽層26，離子源電極18的膜厚比較厚之故，藉由非晶質矽層之形成製程中之熱履歷，可以防止Ag之凝集被加速。 (第2實施型態)
    參照第9(a)圖至第10圖說明依據第2實施型態之電阻變化記憶體之製造方法。第9(a)圖及第9(b)圖係表示第2實施型態之電阻變化記憶體的製造工程之剖面圖。第10圖係表示第2實施型態之電阻變化記憶體之剖面圖。至形成第5(b)圖所示之開口52為止，使用和第1實施型態說明的製造工程相同來進行。之後，如第9(a)圖所示般，以填埋開口52之方式，堆積成為離子源電極之Ag層18。接著，以覆蓋此Ag層18之方式，依序形成非晶質矽層26、SiN層24、多晶矽層22以及第3配線100b之W層來形成層積膜。之後，使用周知之微影法技術將此層積膜予以圖案化，於Ag層18上形成由非晶質矽層26、SiN層24、多晶矽層22及W層100b所形成之層積構造(第9(b)圖)。
    接著，於此層積構造之側面形成例如由SiN所形成之襯墊27(第10圖)。之後，使用例如CVD法堆積由SiO2所形成之層間絕緣膜29，使用CMP法將此層間絕緣膜29予以平坦化，完成藉由第2實施型態之製造方法所製造的電阻變化記憶體。如此所完成之第2實施型態之電阻變化記憶體的剖面，如第10圖所示。
    藉由此第2實施型態之製造方法所製造的電阻變化記憶體，和第1實施型態的情形相同，離子源電極18之蝕刻為1次，對於以往構造，可以減少離子源電極之蝕刻工程1次。另外，即使堆積由Ag所形成之離子源電極18後，再來形成第2記憶體單源之非晶質矽層26，離子源電極18的膜厚比較厚之故，藉由非晶質矽層之形成製程中之熱履歷，可以防止Ag之凝集被加速。 (第3實施型態)
    參照第11(a)圖至第14(b)圖說明依據第3實施型態之電阻變化記憶體之製造方法。第11(a)圖至第14(b)圖係表示第3實施型態之電阻變化記憶體的製造工程之剖面圖。於此第3實施型態中，作為第2配線200，係使用作為下一世代之配線材料被矚目之石墨烯。
    至形成第4(a)圖所示之由SiO2所形成之層間絕緣膜19為止，係使用和第1實施型態說明之製造方法相同的工程來進行(第11(a)圖)。之後，如第11(b)圖所示般，藉由濕蝕刻去除SiN層50。如此一來，在SiN層50存在之處，形成開口52。此時，襯墊17也是SiN之故，SiN層50的側部之襯墊17也被去除。但是非晶質矽層16之側部的襯墊17殘留。另外，依據蝕刻時間，也有非晶質矽層16之側部的襯墊17的一部份也被去除的情形。
    接著，如第12(a)圖所示般，以填埋開口52之方式，堆積離子源電極材料之Ag層18。此時，Ag層18也被形成於層間絕緣膜19上。之後，使用CMP、RIE或濕蝕刻，去除層間絕緣膜19上之Ag層18，使Ag層18被填埋於開口52內(第12(b)圖)。
    接著，藉由蝕刻去除層間絕緣膜19之一部份，使其上面位於比非晶質矽層16之上面還上方(第13(a)圖)。此時，Ag層18的上部露出。接著，以使Ag層18的側面部成為成長的發生部之方式，使石墨烯層56在橫方向成長。此時，假使產生不需要的石墨烯之情形，利用CMP等將石墨烯層56予以平坦化。此時，Ag層18的上面露出(第13(b)圖)。
    接著，如第14(a)圖所示般，以覆蓋石墨烯層56之Ag層18之方式，依序形成非晶質矽層26、SiN層24、例如摻雜有N型雜質之多晶矽層22及成為第3配線100b之W層，形成層積膜。之後，利用周知的微影法技術將此層積膜予以圖案化，於Ag層18上形成由非晶質矽層26、SiN層24、多晶矽層22及W層100b所形成之層積構造(第14(b)圖)。
    接著，於此層積構造的側面形成例如由SiN所形成之襯墊27(第1圖)。之後，使用CVD法堆積例如由SiO2所形成之層間絕緣膜29，利用CMP法將此層間絕緣膜29予以平坦化，完成第3實施型態之電阻變化記憶體。
    另外，於上述製造方法中，形成第1記憶體10及第2記憶體單元20之層積構造時之離子源電極18之蝕刻為1次，對於以往之構造，可以減少離子源電極之蝕刻工程1次。另外，即使形成由Ag所形成之離子源電極18後，再來形成第2記憶體單源之非晶質矽層26，離子源電極18之膜厚比較厚之故，藉由非晶質矽層之形成製程中之熱履歷，可以防止Ag之凝集被加速。
    雖說明本發明之幾個實施型態，但此等實施型態為履歷說明者，並無意用以限定發明之範圍。此等之實施型態，在其他之各種型態也可以實施，在不脫離本發明之要旨的範圍內，可以進行種種之省略、置換、變更。此等之實施型態或其變形，也被包含於發明之範圍或要旨，同樣地，也被包含於申請專利範圍所記載之發明及與其均等的範圍。
    2．．．絕緣膜
    10．．．第1記憶體單元
    11．．．阻障金屬層
    12．．．多晶矽層
    14．．．絕緣層
    16．．．非晶質矽層
    17．．．襯墊
    18．．．離子源電極
    19．．．層間絕緣膜
    20．．．第2記憶體單元
    22．．．多晶矽層
    24．．．絕緣層
    26．．．非晶質矽層
    27．．．襯墊
    50．．．SiN層
    52．．．開口
    56．．．石墨烯層
    100a．．．第1配線
    100b．．．第3配線
    200．．．第2配線
    第1圖係表示依據第1實施型態之電阻變化記憶體的剖面圖。
    第2圖係於第1圖所示之切斷面A-A予以切斷的剖面圖。
    第3圖係表示依據第1實施型態之第1變形例之電阻變化記憶體的剖面圖。
    第4(a)、4(b)圖係表示依據第1實施型態之電阻變化記憶體的製造工程之剖面圖。
    第5(a)、5(b)圖係表示依據第1實施型態之電阻變化記憶體的製造工程之剖面圖。
    第6圖係表示依據第1實施型態之第2變形例之電阻變化記憶體之剖面圖。
    第7(a)、7(b)圖係表示依據第1實施型態之電阻變化記憶體的製造工程之剖面圖。
    第8(a)、8(b)圖係表示依據第1實施型態之電阻變化記憶體的製造工程之剖面圖。
    第9(a)、9(b)圖係表示依據第2實施型態之電阻變化記憶體的製造工程之剖面圖。
    第10圖係表示依據第2實施型態之電阻變化記憶體之剖面圖。
    第11(a)、11(b)圖係表示依據第3實施型態之電阻變化記憶體的製造工程之剖面圖。
    第12(a)、12(b)圖係表示依據第3實施型態之電阻變化記憶體的製造工程之剖面圖。
    第13(a)、13(b)圖係表示依據第3實施型態之電阻變化記憶體的製造工程之剖面圖。
    第14(a)、14(b)圖係表示依據第3實施型態之電阻變化記憶體的製造工程之剖面圖。
    2．．．絕緣膜
    10．．．第1記憶體
    11．．．阻障金屬層
    12．．．多晶矽層
    14．．．絕緣層
    16．．．非晶質矽層
    17．．．襯墊
    18．．．離子源電極層
    19．．．層間絕緣膜
    20．．．第2記憶體單元
    22．．．多晶矽層
    24．．．SiN層
    26．．．非晶質矽層
    27．．．襯墊
    29．．．層間絕緣膜
    100a．．．第1配線
    100b．．．第3配線
    200．．．第2配線
    权利要求:
    Claims (18)
    [1] 一種電阻變化記憶體之製造方法，其特徵為具備：於第1配線上形成第1電阻變化層之工程；及於前述第1電阻變化層上形成第1絕緣層之工程；及將前述第1絕緣層及前述第1電阻變化層予以圖案化，於前述第1配線上形成前述第1電阻變化層及第1絕緣層之第1層積構造之工程；及形成覆蓋前述第1層積構造之第1層間絕緣膜之工程；及將前述第1層間絕緣膜予以平坦化，使前述第1絕緣層的上面露出之工程；及以前述第1絕緣層的上部側面露出之方式，於前述第1層間絕緣膜選擇性地形成溝部之工程；及於前述溝部形成第2配線之工程；及去除前述第1絕緣層，於前述第1電阻變化層上形成開口之工程；及於前述開口填埋離子源電極之工程；及以覆蓋前述離子源電極之方式，依序層積第2電阻變化層、成為第3配線之第3配線材料層之工程；及將前述第3配線材料層、前述第2電阻變化層予以圖案化，於前述離子源電極上形成前述第2電阻變化層及前述第3配線之第2層積構造之工程。
    [2] 如申請專利範圍第1項所記載之電阻變化記憶體之製造方法，其中，更具備：於形成前述第1層間絕緣膜之前，於前述第1層積構造的側面形成絕緣體之第1側壁之工程，於前述被形成之溝部內，形成於前述第1絕緣層之上部側面的第1側壁露出，為了形成前述開口，於去除前述第1絕緣層之際，前述第1側壁的一部份被去除。
    [3] 如申請專利範圍第2項所記載之電阻變化記憶體之製造方法，其中，被去除之前述第1側壁的一部份，也包含於前述第1電阻變化層中形成於側面之第1側壁的一部份。
    [4] 如申請專利範圍第2項所記載之電阻變化記憶體之製造方法，其中，更具備：形成前述第2層積構造後，於前述第2層積構造的側面形成絕緣體之第2側壁之工程。
    [5] 如申請專利範圍第1項所記載之電阻變化記憶體之製造方法，其中，於形成前述第2層積構造用之圖案化之際，前述離子源電極的上側側面的一部份也被蝕刻。
    [6] 如申請專利範圍第1項所記載之電阻變化記憶體之製造方法，其中，更具備：於形成前述第1電阻變化層之前，依序形成雜質被摻雜於前述第1配線上之第1半導體層及第2絕緣層之工程，前述第1層積構造，係具有：前述第1半導體層、前述第2絕緣層、第1電阻變化層、及前述第1絕緣層被層積之構造。
    [7] 如申請專利範圍第6項所記載之電阻變化記憶體之製造方法，其中，於前述第3配線材料層層積之前，於前述第2電阻變化層上層積第3絕緣層、及第2半導體層，前述第3配線材料層，係被層積於前述第2半導體層上，前述第2層積構造，係具有：前述第2電阻變化層、第3絕緣層、第2半導體層、及前述第3配線材料層被層積之構造。
    [8] 一種電阻變化記憶體之製造方法，其特徵為具備：於第1配線上形成第1電阻變化層之工程；及於前述第1電阻變化層上形成第1絕緣層之工程；及將前述第1絕緣層及前述第1電阻變化層予以圖案化，於前述第1配線上形成前述第1電阻變化層及前述第1絕緣層之第1層積構造之工程；及形成覆蓋前述第1層積構造之第1層間絕緣膜之工程；及將前述第1層間絕緣膜予以平坦化，使前述第1絕緣層的上面露出之工程；及去除第1絕緣層，於前述第1電阻變化層上形成開口之工程；及於前述開口填埋離子源電極之工程；及以前述離子源電極的上部側面露出之方式，於前述第1層間絕緣膜選擇性地形成溝部之工程；及於前述溝部形成第2配線之工程；及以覆蓋前述離子源電極之方式，依序層積第2電阻變化層、成為第3配線之第3配線材料層之工程；及將前述第3配線材料層、前述第2電阻變化層予以圖案化，於前述離子源電極上形成前述第2電阻變化層及前述第3配線之第2層積構造之工程。
    [9] 如申請專利範圍第8項所記載之電阻變化記憶體之製造方法，其中，前述第2配線為石墨烯(graphene)。
    [10] 一種電阻變化記憶體，其特徵為具備：第1配線；及設置於前述第1配線之上方，且與前述第1配線交叉之第2配線；及設置於前述第2配線之上方，且與前述第2配線交叉之第3配線；及設置於和前述第1配線與前述第2配線之交叉區域之第1電阻變化元件，且具有：設置於前述第1配線上之第1電阻變化層、及設置於前述第1電阻變化層上，並貫穿前述第2配線之同時，與前述第2配線連接，且包含金屬原子之離子源電極之第1電阻變化元件；及設置於前述第2配線與前述第3配線之交叉區域之第2電阻變化元件，且具有設置於前述離子源電極上之第2電阻變化層之第2電阻變化元件。
    [11] 如申請專利範圍第10項所記載之電阻變化記憶體，其中，前述第1電阻變化元件，係具備：於前述第1配線和前述第1電阻變化層之間，摻雜有雜質之第1多晶矽層、及設置於前述第1多晶矽層和前述第1電阻變化層之間之第1絕緣層，前述第2電阻變化元件，係具備：於前述第2電阻變化層和前述第3配線之間，摻雜有雜質之第2多晶矽層、及設置於前述第2多晶矽層和前述第2電阻變化層之間之第2絕緣層。
    [12] 如申請專利範圍第10項所記載之電阻變化記憶體，其中，於前述第1電阻變化元件之側面，形成有第1層間絕緣膜，於前述第1電阻變化層之上側側面和前述第1層間絕緣膜之間，設置有空隙。
    [13] 如申請專利範圍第10項所記載之電阻變化記憶體，其中，於前述第1電阻變化元件之側面，形成有絕緣體之第1側壁。
    [14] 如申請專利範圍第13項所記載之電阻變化記憶體，其中，前述第1電阻變化層之寬度和前述第1側壁之寬度和，係實質上與前述離子源電極的寬度為相同長度。
    [15] 如申請專利範圍第13項所記載之電阻變化記憶體，其中，前述第1配線之寬度，係比前述第1電阻變化層之寬度還大。
    [16] 如申請專利範圍第13項所記載之電阻變化記憶體，其中，前述金屬原子，係選自Ag(銀)、Ni(鎳)、Co(鈷)之其一。
    [17] 如申請專利範圍第13項所記載之電阻變化記憶體，其中，前述金屬原子為Ag。
    [18] 如申請專利範圍第10項所記載之電阻變化記憶體，其中，於前述第2電阻變化元件之側面形成有絕緣體之第2側壁，前述第2側壁係延伸存在於前述第2配線上。
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    JP5548170B2|2014-07-16|
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    US7087919B2|2002-02-20|2006-08-08|Micron Technology, Inc.|Layered resistance variable memory device and method of fabrication|
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